◆そういえば、TSMCのガラスパネルパッケージング技術CoPoSの製造ラインが、今年の６月から稼働するとの記事が出ている。製品化は2028年から2029年にかけてと見られている。6月に稼働するのは嘉義で建設中のAP7で、その後、アリゾナ(FAB21)で2029年から2030年に予定されている２つめのパッケージングラインでも、CoPoSが立ち上がると見られる。CoPoSはChip-on-Panel-on-Substrateの頭文字をとったもので、シリコンウェハは用いずに製造するためCoPoSとなる。
CoWoS-LやCoWoS-Rは、最終的には全面のシリコン基板が残らないが、工程の最初にキャリア材としてシリコンウェハを用いるようだ。そのため、四角いパッケージ基板サイズが、円形の12インチウェハの制限を受けることになる。いまのところ、ウェハ径が12インチ以上なる見込みはないので、大型のパッケージ基板を一括でより多く製造したいというときには、ウェハよりももっと広い基板製造システムが望まれる。マザーボードに用いる多層プリント基板(PCB)は面積は広いのだが、チップを直接搭載できるような、平坦な面を形成することが出来ない。面積CoWoS-Lを用いたRubin Ultraの歩留まりが低いと言われているが、要するにプリント板と同じ系統の材質を使うCoWoS-Lでは大型化に限界が来ており、ガラスのような広くて硬い材質が必要になっているということかと思われる。
半導体関連で次の話題。ラピダスに6,315億円の追加投資が決まったとの記事が出ている。パッケージングなどの組立を指す後工程(バックエンド)の試作ラインが稼働したようだ。ラピダスでもガラスパネル基板に取り組んでいたと思う。また、ラピダスへの投資とともに、NEDOのAI半導体開発事業の業者選定の結果と、予算額も公開されたようだ。業者は富士通と日本IBMで、それぞれの予算額は585億円と175億円とのこと。足して760億円で額として決して少なくはない。１ドル150円とすると約5億ドルとなる。
すこし変わって半導体設計の話題。NVIDIAのBill DallyがNVIDIA社内のチップ設計にAIを適用した例について、解説している記事が出ているようだ。GTC2026で公開された動画で、Google DeepmindのJeff Deanと対話している。二人とも、それぞれ両社のチーフ・サイエンティストである。Bill Dally氏はGPUが深層学習に使えることを2010年ごろに見出していた人で、Jeff Dean氏は2012年のいわゆる「Googleの猫」のプロジェクトリーダーだった人だ。第三次AIブームの火元となった二人と言ってよいと思う。
興味深いのは、NVIDIA社内でのチップ設計にAIを活用しているという話である。チップ設計の途中段階に、セルライブラリの設計がある。セルライブラリとは、論理ゲートと呼ばれる論理回路の最小単位から、ある程度大きな専用回路までをとりそろえた回路のセットのことを言う。機能別に分けるとそれほど多くは無いと思うが、標準型に対して高速型とか小面積型とか省電力型とか、ニーズに応じてバリエーションが発生するので、千種類は軽く超えることになる。記事では2,500個から3,000個くらいのセルがあると伝えている。
論理セルは、半導体ベンダーが提供するトランジスタ特性などの半導体設計情報(PDK)を基に開発する。現在は半導体ベンダーの方でも、標準的なCPUに合わせたトランジスタを開発するようになっており、ある程度トランジスタ試作とCPU設計と性能評価を繰り返してから、PDKをリリースするようだ。CPUには多くの種類の回路が入っており、回路設計とトランジスタ特性の両方を見ながら半導体プロセスを開発する分野をDTCO(Design Technology Co-Optimization)と呼んだりする。チップメーカーでは、半導体プロセスの世代が変わって新しいPDKが来ると、旧世代のセルライブラリを基にして作り直すことになる。記事によると、従来は８人で10ヶ月(よくある工数換算で80人月)かけていたとある。これは、ある程度の規模の専用回路になると、単にトランジスタモデルや配線モデルを置き換えるだけではダメで、トランジスタサイズの調整が必要になることを示していると思われる。
興味深いことに、NVIDIAでは80人月をかけていたセルライブラリの作り直しの作業が、現在ではAIを用いて１日で完了するという。調整まで含めて完了するということかと思う。もちろんNVIDIAならば、計算リソースがほぼ無尽蔵にあると思うので１日でできるかもしれない。重要な点は、AIで自動的な調整を可能にしているという部分だと思う。記事では、専用回路の例としてCLA(Carry Look-ahead Adder)のチューニングを挙げていた。日本語で桁上げ先見加算器とかキャリー先読み加算器と言われるもので、プログラミング言語ならadd命令、電卓なら「＋」ボタンで動作する専用回路になる。古典的な専用回路なのでAIに調整させる意味があるのかと思われるが、高速で小面積で低電力で、などの制約を与えると意外な回路を提示してくるので面白いと記事は伝えている。（AI将棋のような感じなのかもしれない）
さらに、記事では、この調整をするAIを使って、若手の設計者が勘所を学んでいると紹介している。AIが自動で調整するのに、なぜ人手が必要なのかと思うかもしれないが、AIが調整できるのは、おそらくAIが知っている回路だけと思われる。AIが知らない新しい回路は人間が設計する必要があるし、調整から解放されたおかげでじっくり考える時間が与えられたということだろう。話が少し横にそれるが、半導体回路の設計者は世界的に減りつつあるそうで、教育現場から対応が必要だという声は、５・６年前から言われているようだ。原因の一つは、考えた回路がシリコンチップになって手元に届くのに、製造工程の都合で半年くらいかかるので、卒論(１年)や修論(２年)を書くための試作が１発勝負になりがちで、学生から敬遠されるということがあるようだ。回路技術は、企業が人材を育成する必要があるのかもしれない。
話をもとに戻す。この記事と動画は、NVIDIAの回路設計の現場感が分かって非常に面白いと思った。GPUやCPUなどのチップは、プロセッサメーカーやCESなどの大型イベントや、HotCHIPSなどのメジャーな国際会議自体が報道されることが多い。先端半導体やトランジスタも半導体ベンダーのイベントやIEDMなどの国際会議自体が報道されることが多い。しかし、中間の回路設計や実装設計は、ISSCCやVLSIシンポジウムなどの関連学会はたくさんあるが、イベントなどの報道では、あまり陽が当たらないような気がする。陽は当たらないかもしれないが、回路屋さんは電気抵抗とか比誘電率とか光の速度とか、最近では熱抵抗なども加わって物理の限界を感じながら回路の高速化や省電力化を行っている。非常に重要な役回りなので、逆に考えると企業秘密(特許などの知的財産)が詰まっていて、大きく報道されることは無いのかもしれないが、知名度はもう少し上げた方が良いかもしれない。
上で触れたDTCOは、半導体開発の国際会議IEDMで始まった。DTCOはトランジスタと回路の最適化だが、最近はトランジスタ開発から回路、LSI、システム、さらにはデータセンターと、全体を通して考えることがだんだん重要になってきていると思う。同時に、考えることが増えて難しくなっているとも感じる。さらには、システムが自動運転やAIとなって、社会に与える影響や、ユーザーの幸不幸まで考える責務があるような気もしている。個別の設計者や研究者や、それらの所属する一企業や研究機関が、果たしてその責務を負うのだろうか。最近はAIブームの巨大な金額に目がくらんだのか、CSR(Corporate Social Responsibility)や、SRB(Social Responsible Business)という言葉もあまり聞かれなくなったような気がする。大きくなり続ける責任は、複雑になっていく構造の中で見えにくくなっていると思われる。
