◆そういえば、インテルのNova Lake-Sに導入されるbLLC(big Last Level Cache)の容量について、ラインナップのリーク情報が出ているようだ。Core Ultraシリーズの400DX/Dの型番を中心に構成すると見られている。400DXシリーズが52コア/288MB、44コア/264MBとなっている。400Dシリーズが28コア/144MB、24コア/132MBとなっており、400シリーズでひとつだけ22コア/108MBがあるようだ。Nova Lake-Sは最大２つのコンピューティングダイを持ち、コンピューティングダイには、Pコア８個とEコア16個が搭載されている。おそらくLPEコア４個はコンピューティングダイには載っていない。仮にLPEコア数を除いたP+Eコアの数でbLLCを割ると、コア当たり６MBまたは6.6MBという容量になる。コンピューティングダイはTSMC N2Pで製造されるようだ。AMDの3D V-Cacheとどう渡り合うか、推移を見守りたい。
インテル関連でもうひとつ。インテルファウンドリが大型の外部顧客を獲得するのではないかとの記事が出ている。リーク記事のようだが、Intel 14Aプロセスに対する期待が高まっているようだ。現在はすでにPDKのv0.5が出ており、間近にv1.0が提供されると見られている。PDKとはProcess Design Kitのことで、トランジスタ性能や、多層配線の仕様と抵抗や容量の値など、回路設計に必要なパラメータやシミュレーションモデルのキットと思われる。半導体プロセスの開発と並行して顧客に提供することで、顧客側では回路設計をすすめることが出来る。半導体ベンダーは、プロセス開発の進捗に応じてPDKをバージョンアップしていく。顧客側ではPDK v1.0で設計したチップの性能を製造前に把握することが出来るので、そこで最終的な採用を判断すると思われる。
大手の外部顧客について、噂レベルではあるがNVIDIA、Google、Apple、AMDが候補に挙がっているようだと記事は伝えている。NVIDIAのFeynmanを委託するウワサは以前からあったと思う。Googleはデータセンター向けのASICチップを委託する話が合ったと思う。Appleは設計は委託しないと思うがファウンドリなら可能性はあるかもしれない。AMDはエイプリルフールでネタになっていたような気がする。他にも、テラファブ関連の話もあると思う。実態はよくわからないが、A14プロセスだけでなくEMIBへの期待も高まっており、インテルファウンドリの未来に明るい兆しが出てきたのかもしれない。
Googleが出てきたのでGoogleの話題。GoogleがTPUに連携する２つのチップを開発するために、Marvellと提携したようだ。ひとつはメモリ処理ユニットで、もう一つはAI処理の実行ユニットらしい。詳細はわからないが、学習と推論という区分だとTPUv8ax/xになるし、TPUはBroadcomとMediaTekに委託している。上でも触れたが、インテルと協業する別のチップもあったと思う。したがって、それらとは異なる用途のチップと思われる。メモリコントローラとCPUのような役割かもしれない。
次はAMDの話題を。Zen7のリーク情報が、一昨日くらいに出ていたようだ。Zen6コアがTSMC ２nmプロセスに対して、Zen7コアはTSMC A14プロセスを用いると見られる。Zen7世代のEPYCは、Florenceと呼ばれるとのこと。Zen7世代ではコアが載るCCDチップレットがいくつかあるようで、Silverton(16コア)とSilverking(8コア)に加えて、EPYC向けに36コアのSteamboatがあるらしい。Steamboatは、A14プロセスを用いたコアの上に、N4Pプロセスを用いたメモリチップレットを3D積層した構造になると言われている。メモリチップレットはひとつ252MBでコア当たりでは7MBの容量となる。FlorenceにはSteamboatを８チップ使うので、288物理コア、576論理コア、キャッシュ容量では252MBが８チップで2,016MB(ほぼ２GiB)となるようだ。上で触れたインテルのNova Lake-SはZen6の対抗だが、コア当りのキャッシュ容量は、FlorenceではNova Lake-Sよりも多くなると見られる。なお、Steamboat以外のCCDは、RyzenやAPUなどのコンシューマ向けと思われる。
また、Florenceには、従来構成のCCDとIOチップ以外に、メモリコントローラが載るようだ。IOチップにはDwarka、メモリコントローラにはMathuraという名前がついており、両方ともTSMC N3Cプロセスで製造されると記事は伝えている。整理するとEPYC Florenceは、CCDはキャッシュメモリ(N4P)の上にコア(A14)をスタックしたSteamboatを８個使用し、２つのIOチップ(N3C)と２つのメモリコントローラ(N3C)で構成される。３つの半導体プロセスで４つのチップレットを用いるようだ。ソケットはSP7/SP8と見られている。メモリコントローラを分けた狙いは、単純にサイズと歩留り(コスト)の問題もあると思うが、DDR規格の変化に柔軟に追従する狙いもあるのではないかと思う。
面白いことに、Steamboat自身はZen6シリーズのIOダイに対応できる後方互換性を保っていると、記事は伝えている。Florenceの登場は2028年中ごろと見られているが、Zen7 IOチップDwarkaとメモリコントローラMathuraが３nmプロセスのため、TSMCの製造状況次第では入手困難になったり、思った以上に値上げになることが考えられる。また、DDR5メモリの状況がひっ迫したままで、今と同じDDR5メモリを使いまわすという選択を迫られる場合も考えられる。そのようなときにZen6 IODを使った製品にすることを想定しているのかもしれない。
ところで、CCDのコードネームで、Stemboatだけは他のSilvertonとSilverkingとは全然違う系統という感じがする。異なるチームが設計したものだろうか。Steamboatは日本語で蒸気船という意味だが、蒸気船というと江戸時代末期の1850年代に、浦賀沖に来航したペリー提督の黒船が思い起こされる。Zen7/Florenceは黒船なのだろうか。
